3D ICの不均一な統合への道を開くためにChiplet Design Kitsを使用する

数年後、最初のプロセッサは特にIntel 4004で登場しましたが、今日は比較的単純です. その後、プロセッサはより複雑になりました.

キプレットの出現

JZDSと不一致での議論に続いて、私はシップレットに関する記事を書くことは最大の数に有益であると自問しました. JZDSに何が起こるかに反して、書面による軌跡を保つでしょう
非常に長いチケットを書くよりも、私は記事の形式を詳細にもう少し入手することを好みました. 私はあなたにキプレットが何であるか、なぜこのテクノロジーが作成されたのか、そしてそれが今後数年間に発展する理由をあなたに教えることができることを願っています.

• 前文
• チプレット、ケサコ ?
• キプレットの経済的側面
• 2つの例：AMDとIntel（Altera）

前文

この記事では、特定の読者にとって十分に高度にできるコンピューターのコンピューター、電子、アーキテクチャの概念について説明しています。. 私たちが話していることをもう少しよく理解するために、私はあなたにこの前文で少し普及しています.

純粋主義者の場合、ショートカットが行われます、この普及は、理解を促進するために自発的に不正確な情報を封じ込めることができるかもしれません.

チプレット、ケサコ ?

最も難しいことから始めましょう、チップレットとは何かを定義しましょう !
実際、チップレットという用語は1970年代に登場しましたが、複雑なプロセッサまたはFPGAなどの電子チップに興味がある人にとっては、その使用が主に近年離されています（内部論理ドアを再プログラムできるチップ）. 他の人のために、部屋の底で、あなたはこの用語を聞いたことがないかもしれません、私たちはそれを改善します !

電子チップとは何かの基礎に戻りましょう。ケースにカプセル化されている刻まれたシリコン（有名なトランジスタ）の一部. 交差コンポーネントを使用すると、小さな金または銀の糸がコンポーネントの脚をシリコンの断片に接続します. 当初、チップはかなり粗い解像度（今日と比較して）が刻まれたトランジスタで構成されており、論理ドア、運用アンプなど：機能は非常に基本的でした。. しかし、それはすでに小型化の観点から大きな進歩でした !

その時点で、コンポーネントには脚が交差していて、シリコンチップをこれらの脚に接続する必要があります. ケース内のチップと脚の間に溶接される銀または金の薄い息子で作られています.

数年後、最初のプロセッサは特にIntel 4004で登場しましたが、今日は比較的単純です. その後、プロセッサはより複雑になりました.

1970年代から、IBMはMCMコンポーネントを開発しました（マルチチョド）単一のケースにいくつかのシリコンチップを含めます. しかし、このテクノロジーは主に90年代後半に発展します. 1995年にリリースされたIntelのPentium Proに注意してください. このプロセッサには2つのシリコンチップが含まれていました。1つは厳密に言えば、1つはL2キャッシュメモリ用です（プロセッサとRAMの間のバッファメモリは、プロセッサに刻まれているためはるかに高速ですが、はるかに高価です）.

写真でわかるように、2つのチップはほぼ同じサイズで、IntelはいくつかのサイズのキャッシュL2を提供しました. キャッシュメモリプロセッサを分離する利点は、ケースに異なるサイズのチップを配置することにより、異なるキャッシュメモリサイズを提供しながら、プロセッサチップにスケールを保存できることでした。.

IBMがMCMコンポーネントの開発を継続しても、このタイプのコンポーネントは比較的未開発のままです. 2004年にリリースされたIBMのPower5に注意してください。. ノミの相互接続はケース内で行われます.

今日、テクノロジーが進化し、MCMチップはAMDプロセッサを備えた消費者製品に存在します. ここでは、9つの相互接続されたシリコンチップで構成されるEPYC 7702プロセッサ（2019年8月にリリース）を見ることができます：コアとキャッシュメモリを含む8つのチップ、および他の8つを接続する中央チップとDDRとSignals d ‘entrawer/を管理する出口（SATA、PCI Express、USBなど。.）））.

しかし、ジェイミーを教えてください、チップレットは何ですか ?

ああ、私は少し派生しました
実際、チップレットはMCMに存在するシリコンチップの1つです. チップレットは他のキプレットと相互接続するように作られています. はい、それは比較的簡単ですが、理解するためにいくつかの素敵な写真を見せなければなりませんでした

それにもかかわらず、シップレットの意味についてもう少し正確になるためには、アイデアは必ずしもいくつかの異なるチップをリンクすることではありません. また、再利用できる一般的なチップの概念もあり、特定のプロセッサリファレンスに専念していません.

キプレットの経済的側面

この紹介の後、画像中に、将来のキプレットが開発される理由を理解しましょう. これを行うには、電子ノミの製造プロセスに戻る必要があります.

砂浜からの旅行が長くなるので、肘掛け椅子に快適に座ってください

いいえ、待ってください !
シリコンの製造の一部を費やします. 私たちに興味があるのは、ノミの分布です（死ぬ）シリコンケーキ（ウェーハ）そして特に、彫刻の増加に伴う収量の進化.

しかし、収量のこの側面の前に、私たちはダイの最大物理サイズについて話さなければなりません. 確かに、シリコンパンケーキでは、チップの同じデザインが数回繰り返されます（数十または100回）. このデザインの印象は、紫外線を介して光学的に行われます. ただし、シリコンケーキ全体に単一のダイを彫刻するのを防ぐレンズと光学メカニズムのセット全体があります.
ノミを複雑にするほど、トランジスタを配置したいので、チップのサイズを増やすか、彫刻の繊細さを同じ表面により多くのトランジスタをフィットさせる必要があります。. しかし、他の制約と制限が感じられます.

これが、チップレットの原理がこれらの制限をバイパスするのに興味深い理由です。いくつかの小さなシリニカムチップを使用して接続して、より複雑なチップを作成しますが、モノリシックな方法で彫刻することは不可能です.

今、利回りに戻ります（収率 英語で）. まず、ウェーハの形が丸く、長方形のチップで刻みたいと思っています. シリコン全体は使用されていません. しかし、エッジで死ぬほど小さくなり、全体が死ぬことができるほど. ビデオゲームでのエイリアシングと同じ原則です。丸い形を形成するために使用されるピクセルが小さくなり、ニッキングを実現するのが少なくなります.

上記の例では、ダイの総数（良好とバイアス）の部分的なダイを報告すると、13の比率が得られます.5×5 mmおよび3のダイの場合は8％.1×1 mmの場合は6％. ダイが小さくなればなるほど、より有効なダイがエッジで持つことができ、収量が増加します.
また、ウェーハの中央に大きなダイの混合物を作り、エッジで小さなダイを使用して、エイリアシングによる収量を最適化することもできます.

ジェイミーを言う、なぜ私たちは丸いウェーハを使って長方形のノミを作るのか ?
まあ、それはシリコンをシリンダーの形で与えるシリコンと呼ばれるシリコンを作る方法のためです。 ウェーハ.

第二に、収量はウェーハに現れる可能性のある欠陥の影響を受けます. あなたはウェーハに落ちるほこりの穀物を考えることができます.

0の障害密度を追加することにより、前の例を再開しました.5cm²あたり5. 次に比較します 収量製造 これは、機能的なダイの数と生産される製品の総数との比率に対応します. 5×5 mmのダイの場合、収量は88です.4％1×1 mmが死亡している間、収量は99です.5％.

したがって、電子ノミの生産を最適化するために小さなダイを持つことは二重に興味深いです. それにもかかわらず、複雑なチップをいくつかの小さなチップにカットするには、それらの間にこれらの異なるチップを通信する必要があります。したがって、追加のスペースを取り上げて追加のエネルギーを使用するようになる通信要素を追加する必要があります.

さらに、キプレットを使用することで、パフォーマンスで最終チップのコストを変調できる関数に従って、さまざまなフィネスの彫刻のダイを使用することが可能になります。.

最後に、見るべきもう1つの経済的側面は、新機能を開発する複雑さです. これは、使用可能な知的財産ブロック（機能）を提供する専門企業（または少なくとも最初の新興企業）を提供する傾向があります. たとえば、PCI Express、USB、DDRコントローラーなどの機能のためにダイを購入しながら、プロセッサメーカーはプロセッサ自体の開発に焦点を当てることができます.

さまざまなメーカーからのキプレットの相互運用性を促進するために、Intel、AMD、ARM、Qualcomm、Samsung、TSMCなどの主要なプレーヤーがChipplets、UCIE（ユニバーサルチプレットインターコネクトエクスプレス）））.

2つの例：AMDとIntel（Altera）

AMD EPYC

今日、ますます多くのプロセッサがこのChipletsテクニックを使用しています. AMDは、第一世代のEPYCプロセッサ以来、キプレットを使用します。インフィニティファブリック.

EPYCプロセッサの第1世代は、完全なプロセッサが一緒にリンクされていることと同一視できる一連のダイを見ました。インフィニティファブリック 最終プロセッサを形成します. したがって、シップレットは一種の小さな自律プロセッサでした。各ダイはエントリ/出力を管理し、DDRコントローラーを持っていました.
これらのダイ、またはむしろキスポレットには2つあります コアコンピューティングコンプレックス （CCX、キャッシュメモリを備えた4つのコアのセット）およびDDRコントローラーは、入力/出力（たとえばPCI Express）を管理し、インフィニティファブリック.

小さな微妙さ、第一世代のEPYCには常に4つのキプレットがあります. 心臓の数を変えるために、AMDはCCX内の心臓を非アクティブ化します. たとえば、24のコアを持つために、CCXには3つのアクティブコアしかありません

したがって、この第一世代は、大きなモノリシックダイを開発する代わりに、一種のコピー/ダイの接着剤として、キプレットの原理を使用しました.

第二世代の場合、AMDは概念をもう少し押し上げます. 実際、CCXは独立しており、 Core Compute Die （CCD）接続 インフィニティファブリック DDRの管理と呼び出されたエントリ/出口を管理するダイへ 私は死ぬ （IOD）.
AMDは、この増加した分離を機能から完全に活用します. 実際、CCDは7 nmに刻まれていますが、IODは14 nmに刻まれています.

EPYCプロセッサのシップレットの通路を要約するAMDプレゼンテーションの下.

Intel FPGA（Altera）

Intelプロセッサは、この記事の冒頭で見ることができるいくつかの例外を除いて、常にモノリシックチップです. それにもかかわらず、Intel FPGA（再構成可能なFPGA）セクターは、最新世代のagilexのためにシップレットを使用しています.
これらのキスプレットは、主に使用されるトランスセンスのタイプ（高速リンク）に関係し、呼ばれます タイル. Intelがこれらのタイルから事前定義された範囲を提供する場合、独自のニーズに合わせてチップをカスタマイズすることが可能である必要があります.
タイルは、サポートされているプロトコル（イーサネット、PCI Expressなど）の最大速度で分割されます。.）：pの場合は16g、hの場合は28g、rの場合は32gなど。.
Intelはまた、追加の機能を提供するカスタマイズされたキプレットを接続する可能性を将来に誘発します. 現在、企業はADC/DAC（Jariett Technologies）Chipletと別の光学接続（Ayar Labs）をリリースしています.

最後に、チップを信じてはなりません モノリシック 死んでいます. 特に内部通信と遅延に関しては常に利点があります。これは、大規模なサイズのチップを必要とする特定のアプリケーションにとって重要です.
これは、このビデオでデザイナーが選択した選択肢があるBroadcomとそのスイッチ400gチップの場合です：https：// www.YouTube.com/watch?v = b-cogmbaug4

私はこの記事があなたにもっと多くを持っていて、あなたが現在のチップの製造についてもう少し知ることができることを願っています. 私は複雑な主題を普及させようとしました、私はまた、私が最初の段落の後にあなたを維持することができたことを願っています
特定のポイントがあなたのために不可解なままである場合、コメントを残すことをためらわないでください、私は詳細を提供しようとします.

6つのコメント

この答えは有用でした

素晴らしい記事、ありがとう @ Zeql !

「オオカミに私を投げて、私はパックを返します.「 – セネカ

この答えは有用でした

シップレットの出現がハードウェアの特定の進化をどれだけ考慮することができたのだろうと思っていました（同様に 消費者グレード それ サーバーグレード）将来的には、または全体的にマシンを高く最適なマシンを設計する方法でパラダイムが変化することさえあります.

特定の適切な統合システム（特にApple）は、非常に効率的な「クラシック」CPUだけでなく、ジェネラリストCPUを降ろすいくつかの専門的な補助チップにも基づいています。. スマートフォンとしての限られたシステムでは、H265トランスコーディングチップ、AIの計算単位を見つけることができます（AIの計算単位）リンゴニューラルエンジン）そしてもちろん、古典的なグラフィックユニット.

したがって、私は第2世代のAMD EPYCの図を取り上げますが、いくつかの特殊なチップを開始して特定のタスクで最適なパフォーマンスを実現する完全なユニットから商業的および産業的に実行可能なシップレットが簡単な方法であるかどうか疑問に思います. たとえば、ユニットは古典的なCCDを提供できますが、DSP、GPU、Transco H265/AV1/VP9/…、AESを行うチップなども提供できます。. IOD/Infinity Manufactureを通じてすべてを接続します. したがって、機械/サーバーの各メーカーは、R＆D/Faramineurousの工業化コストなしで作曲したことにより、すぐに使用できる最終ユニットを作成できます。.

APUの概念を思い出させますが、レポートがあるかどうかはわかりません.

この答えは有用でした

シップレットの出現がハードウェアの特定の進化をどれだけ考慮することができたのだろうと思っていました（同様に 消費者グレード それ サーバーグレード）将来的には、または全体的にマシンを高く最適なマシンを設計する方法でパラダイムが変化することさえあります.

特定の適切な統合システム（特にApple）は、非常に効率的な「クラシック」CPUだけでなく、ジェネラリストCPUを降ろすいくつかの専門的な補助チップにも基づいています。. スマートフォンとしての限られたシステムでは、H265トランスコーディングチップ、AIの計算単位を見つけることができます（AIの計算単位）リンゴニューラルエンジン）そしてもちろん、古典的なグラフィックユニット.

したがって、私は第2世代のAMD EPYCの図を取り上げますが、いくつかの特殊なチップを開始して特定のタスクで最適なパフォーマンスを実現する完全なユニットから商業的および産業的に実行可能なシップレットが簡単な方法であるかどうか疑問に思います. たとえば、ユニットは古典的なCCDを提供できますが、DSP、GPU、Transco H265/AV1/VP9/…、AESを行うチップなども提供できます。. IOD/Infinity Manufactureを通じてすべてを接続します. したがって、機械/サーバーの各メーカーは、R＆D/Faramineurousの工業化コストなしで作曲したことにより、すぐに使用できる最終ユニットを作成できます。.

APUの概念を思い出させますが、レポートがあるかどうかはわかりません.

したがって、チップはIP（知的財産）でよく行われることが多いことを知っておく必要があります：「トランジスタ」レベルで非常に準備ができているが、それはその設計に統合する必要があります.
古典的な例は、オンボードマイクロコントローラーのDDR3コントローラーです. マイクロコントローラーのメーカーは必ずしもDDR3をマスターするわけではなく、DDR3コントローラーを作成する時間（どちらの欲求も）を持っていません。. したがって、彼はコントローラーからIPを購入し、彼を彼のデザインに統合します.

IPとチップレットの可能性の違いを確認することに成功する必要があります. 私にとって、チップレットが来て、1つ以上の高度な機能を持ち込み、すでに彫刻のテストに合格しているため、デザインに追加のステップがあります. しかし、すべてのシップレットで完全な土壌をテストする問題は残っています. したがって、レゴのように何百ものバリエーションを作成することはできません. 最小限の経済的現実が必要です.
しかし、はい、特定のボリュームについては、アラカルトソケットを作成できます.

大きな利点はチップの生産側にあります。異なる彫刻のフィネスのためにIPを拒否できる場合、他のパーツチップができるときに（十分な場合）、最初のフィネスに常に刻まれることができるという利点へのチップレット小さな彫刻で改善されます.

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その上、私はモジュラーデザインでキスプレットを使用できると思った. 4つのチップを備えたデザインを撮影し、断層のあるノミは生産全体に分布しています。4つのチップを使用している3つのチップは、下の範囲で、4つの動作があるものよりも少し安いものになります。.

従来の操作に関連して設計と工業化を簡素化する.

フリーソフトウェアとGNU/Linux Fedora Distributionの恋人. #jesuisarius

この答えは有用でした

この興味深いメガの記事をありがとう. チュートリアルで説明していない各ポイントを詳細に説明する時間が多すぎるのが大好きですが、とにかく面白いです .

3D ICの不均一な統合への道を開くためにChiplet Design Kitsを使用する

チップレットは、他のキプレットと併せてパッケージ内で操作用に特別に設計および最適化されたASICダイです. 不均一な統合（HI）には、システムインパッケージ（SIP）チップレットへの腸内複数のダイまたはキプレットが含まれます. これらのデバイスは、パフォーマンス、パワー、エリア、コスト、TTMを含む、考慮される利点であると提供されました.

Chiplet Design Exchange（CDX）はEDAベンダー、Chipletで構成されています
プロバイダー/アセンブラーおよびSIPインテグレーターであり、標準化されたチップレットモデルとワークフローを推奨するオープンワーキンググループです。. このウェビナーは、2つの標準化を支援するためのチップレットデザインキット（CDK）を要約しています.5Dおよび3.オープンなエコシステムを作成するためのデザイン.

成功するためのエコシステムの構築2.5Dおよび3Dチップレットモデルの統合

SOCプロセスと同様に、チップレット用のエコシステムが必要です. キーは、一般的な市場の採用とチップレットベースのデザインの展開のための可能性を示しています。

• テクノロジー：2.5 d介在と3D積み重ねられたダイの製造および組み立てプロセス
• IP：標準化されたチップレットモデル
• ワークフロー：EDAデザインフローとPDK、CDK、DRM、アセンブリルール
• ビジネスモデル：Chiplet Marketplace

CDXの最初の焦点は2です.3Dを備えた5Dインターポーズベースのチップレットモデル. ウェビナーでこれらの取り組みの詳細をご覧ください.

Chiplet Design Exchange（CDX）は、EDAベンダー、Chipletプロバイダー/アセンブラー、SIPインテグレーターで構成されており、標準化されたチップレットモデルとワークフローを推奨するオープンワーキンググループです。. このウェビナーは、2つの標準化を支援するためのチップレットデザインキット（CDK）を要約しています.5Dおよび3.オープンなエコシステムを作成するためのデザイン.

成功するためのエコシステムの構築2.5Dおよび3Dチップレットモデルの統合

SOCプロセスと同様に、チップレット用のエコシステムが必要です. キーは、一般的な市場の採用とチップレットベースのデザインの展開のための可能性を示しています。

• テクノロジー：2.5 d介在と3D積み重ねられたダイの製造および組み立てプロセス
• IP：標準化されたチップレットモデル
• ワークフロー：EDAデザインフローとPDK、CDK、DRM、アセンブリルール
• ビジネスモデル：Chiplet Marketplace

CDXの最初の焦点は2です.3Dを備えた5Dインターポーズベースのチップレットモデル. ウェビナーでこれらの取り組みの詳細をご覧ください.

リークされた画像は、GPU AMD Radeonのチップレットの野心的なデザインを明らかにします

リークされた画像は、GPU AMD Radeonのチップレットの野心的なデザインを明らかにします

• による
• ニュースで
• 2023年8月16日

リークされた画像が浮上しており、おそらくNAVI 4Cチップ4Cのキャンセルされたプロジェクトから、Radeon Chipletsを使用したGPUデザインを明らかにしています. 単一のGPUに13〜20の異なるシップレットが存在するデザインは、野心的なAMDアプローチを証明しています. このより複雑なチップレットのデザインは、Radeon RX 7900 XTXで現在使用されているNavi 31シリコンとは異なります. GPUの以前のイテレーションは第一世代と見なされていましたが、AMDの最近のRyzenプロセッサのような実際のチップレットデザインは使用しませんでした. ただし、開示されたNAVI 4Cの概念は、単一の基質にいくつかの計算キプレットと異なるI/Oキプレットが組み込まれているため、大きな進歩を表しています。. リークされた画像には13のキップレットが表示され、追加のメモリコントローラーチップが画像に表示されない可能性があります.

画像の信頼性を確認するために、並列プロセッサのモジュール性の概念を議論する2021年の関連特許が強調表示されています. 特許パターンは、リークされた画像に示されているデザインに非常に似ており、横カップの反対側により多くのキラキリの可能性を示唆しています.

残念ながら、リークされた画像で提示されたGPUのデザインはキャンセルされました. これは、次世代のGPUに対するAMDのアクセントがNavi 43およびNavi 44のモノリシックチップで、高エンドのコンポーネントではなく、一般の人々を対象としていることを示唆する最近の関係と一致します。. ただし、AMDは、RDNA 5で潜在的に将来のグラフィックスカードの範囲の高級セグメントのいくつかの計算シップレットで構成されるGPUの開発に努力をリダイレクトすると推測されています。.

ゲームグラフィックス用のいくつかの計算のキプレットの実現は、従来のCPU計算よりも複雑ですが、現在設計障害を克服し、RDNA 5のより良い解決策に取り組むというAMDの決定は、肯定的なステップとして認識されています. AMDがNavi 31の改良バージョン用の新しいノードなど、救助計画を立てることは有利だったでしょう。.